R. Arun Prasath

L'impilamento 3D dei dispositivi logici e di memoria essenziale per mantenere valida la legge di Moore. Nell'integrazione 3D, i dispositivi di memoria possono essere impilati sopra i processori. L'architettura di memoria 3D basata su TSV consente il riutilizzo dei die logici con pi livelli di memoria. La memoria 3D convenzionale soffre di overhead in termini di velocit , potenza e rendimento a causa del grande carico parassita del TSV e delle variazioni PVT tra i livelli. Al fine di superare queste limitazioni, questo documento introduce il progetto fisico di un'architettura semi master-slave (SMS) di SRAM 3D che fornisce un'interfaccia logica-SRAM a carico costante tra vari livelli impilati e un'elevata tolleranza alle variazioni PVT tra i livelli. Lo schema SMS combinato con un TSV differenziale auto-temporizzato (STDT) che impiega uno schema di tracciamento del carico TSV per ottenere una piccola oscillazione di tensione TSV per sopprimere i sovraccarichi di potenza e velocit della comunicazione del segnale TSV cross-layer derivanti da grandi carichi parassiti TSV nei progetti UMCP con livelli impilati scalabili e IO ampio. Ci fornisce una piattaforma di capacit di memoria universale.

O empilhamento 3D de dispositivos l gicos e de mem ria essencial para manter a lei de Moore em vigor. Na integra o 3D, os dispositivos de mem ria podem ser empilhados na parte superior dos processadores. A arquitetura de mem ria 3D baseada em TSV permite a reutiliza o de chips l gicos com v rias camadas de mem ria. A mem ria 3D convencional sofre com sobrecarga de velocidade, energia e rendimento devido grande carga paras tica do TSV e varia es PVT entre camadas. Para superar essas limita es, este artigo apresenta o projeto f sico de uma arquitetura semi-mestre-escravo (SMS) de SRAM 3D que fornece uma interface l gica-SRAM de carga constante em v rias camadas empilhadas e alta toler ncia para varia es em PVT entre camadas. O esquema SMS combinado com TSV diferencial auto-sincronizado (STDT), empregando um esquema de rastreamento de carga TSV para obter uma pequena oscila o de tens o TSV para suprimir os sobrecustos de energia e velocidade da comunica o de sinal TSV entre camadas, resultantes de grandes cargas paras ticas TSV em projetos UMCP com camadas empilhadas escal veis e IO ampla. Isso fornece uma plataforma de capacidade de mem ria universal.

Ukladanie w stosy urządzeń logicznych i pamięciowych w technologii 3D ma zasadnicze znaczenie dla utrzymania tempa rozwoju zgodnie z prawem Moore'a. W integracji 3D urządzenia pamięciowe mogą byc ukladane w stosy na procesorach. Architektura pamięci 3D oparta na TSV umożliwia ponowne wykorzystanie uklad w logicznych z wieloma warstwami pamięci. Konwencjonalna pamięc 3D charakteryzuje się niską prędkością, wysokim zużyciem energii i niską wydajnością z powodu dużego obciążenia pasożytniczego TSV i zmienności PVT między warstwami. Aby przezwyciężyc te ograniczenia, w niniejszym artykule przedstawiono fizyczny projekt architektury p l-master-slave (SMS) pamięci 3D SRAM, kt ra zapewnia interfejs logiczny SRAM o stalym obciążeniu w r żnych warstwach oraz wysoką tolerancję na zmiany PVT między warstwami. Schemat SMS jest polączony z samoczynnie taktowanym r żnicowym TSV (STDT) wykorzystującym schemat śledzenia obciążenia TSV w celu uzyskania niewielkiego wahania napięcia TSV w celu stlumienia obciążenia mocy i prędkości komunikacji sygnalu międzywarstwowego TSV wynikającego z dużych obciążeń pasożytniczych TSV w projektach UMCP ze skalowalnymi warstwami i szerokim IO. Zapewnia to uniwersalną platformę pojemności pamięci.

L'empilement 3D des dispositifs logiques et m moire est essentiel pour que la loi de Moore continue de s'appliquer. Dans l'int gration 3D, les dispositifs m moire peuvent tre empil s au-dessus des processeurs. L'architecture m moire 3D bas e sur les TSV permet de r utiliser les puces logiques avec plusieurs couches m moire. Les m moires 3D conventionnelles souffrent de probl mes de vitesse, de puissance et de rendement en raison de la charge parasite importante des TSV et des variations PVT entre les couches. Afin de surmonter ces limitations, cet article pr sente la conception physique d'une architecture semi-ma tre-esclave (SMS) de SRAM 3D qui fournit une interface logique-SRAM charge constante entre les diff rentes couches empil es et une tol rance lev e aux variations PVT entre les couches. Le sch ma SMS est combin un TSV diff rentiel auto-synchronis (STDT) utilisant un sch ma de suivi de charge TSV afin d'obtenir une faible variation de tension TSV pour supprimer les surco ts en termes de puissance et de vitesse li s la communication des signaux TSV entre les couches, r sultant des charges parasites TSV importantes dans les conceptions UMCP avec des couches empil es volutives et des E/S larges. Cela fournit une plateforme de capacit de m moire universelle.

Die 3D-Stapelung von Logik- und Speicherbausteinen ist unerl sslich, um das Moore'sche Gesetz aufrechtzuerhalten. Bei der 3D-Integration k nnen Speicherbausteine auf Prozessoren gestapelt werden. Die TSV-basierte 3D-Speicherarchitektur erm glicht die Wiederverwendung von Logik-Chips mit mehreren Speicherschichten. Herk mmliche 3D-Speicher leiden unter Geschwindigkeits-, Leistungs- und Ertragsverlusten aufgrund der gro en parasit ren Last von TSV und PVT-Schwankungen zwischen den Schichten. Um diese Einschr nkungen zu berwinden, wird in diesem Artikel das physikalische Design einer Semi-Master-Slave-Architektur (SMS) f r 3D-SRAM vorgestellt, die eine Logik-SRAM-Schnittstelle mit konstanter Last ber verschiedene gestapelte Schichten hinweg und eine hohe Toleranz gegen ber Schwankungen in PVT zwischen den Schichten bietet. Das SMS-Schema wird mit einem selbstgetakteten Differential-TSV (STDT) kombiniert, das ein TSV-Lastverfolgungsschema verwendet, um einen geringen TSV-Spannungshub zu erzielen und so die Leistungs- und Geschwindigkeitsverluste der schicht bergreifenden TSV-Signalkommunikation zu unterdr cken, die durch gro e parasit re TSV-Lasten in UMCP-Designs mit skalierbaren gestapelten Schichten und breitem IO entstehen. Dies bietet eine universelle Plattform f r Speicherkapazit t.